LG 65EF9500 Service Manual page 37

LGE5332(LM14A)
F17
M0_DDR_A0 IO[3]/A-A0[AB-A0]/A-A6
C17
M0_DDR_A1 IO[2]/A-A1[AB-A1]/A-A5
E17
M0_DDR_A2 IO[8]/A-A2[AB-A2]/A-A8
F18
M0_DDR_A3
IO[12]/A-A3[AB-A3]/A-A4
B18
M0_DDR_A4
IO[11]/A-A4[AB-A4]/A-BA1
E18
M0_DDR_A5 IO[14]/A-A5[AB-A5]/A-A0
A17
M0_DDR_A6 IO[10]/A-A6[AB-A6]/A-A1
D17
M0_DDR_A7 IO[13]/A-A7[AB-A7]/A-A2
C16
M0_DDR_A8 IO[0]/A-A8[AB-A8]/A-A9
E16
M0_DDR_A9 IO[5]/A-A9[AB-A9]/A-A11
B19
M0_DDR_A10
IO[9]/A-A10[AB-A10]/A-RASZ
B17
M0_DDR_A11 IO[6]/A-A11[AB-A11]/A-A7
D20
M0_DDR_A12 IO[26]/A-A12[AB-A12]/A-BG0
F16
M0_DDR_A13 IO[4]/A-A13[AB-A13]/A-PARITY
B16
M0_DDR_A14
IO[7]/A-A14[AB-A14]/A-A13
E20
M0_DDR_A15 IO[19]/A-A15[AB-A15]/A-A3
E19
M0_DDR_BA0
IO[24]/A-BA0[AB-BA0]/A-A10
C18
M0_DDR_BA1
IO[20]/A-BA1[AB-BA1]/A-CASZ
F19
M0_DDR_BA2 IO[21]/A-BA2[AB-BA2]/A-BA0
G22
M0_DDR_RASN IO[15]/A-RASZ[AB-RASZ]/A-ODT
F21
M0_DDR_CASN IO[17]/A-CASZ[AB-CASZ]/A-WEZ
E21
M0_DDR_WEN IO[16]/A-WEZ[AB-WEZ]/A-A12
F20
M0_DDR_ODT IO[25]/A-ODT[AB-ODT]/A-ACTZ
C19
M0_DDR_CKE
IO[18]/A-CKE[AB-CKE]/A-CKE
F15
M0_DDR_RESET_N IO[1]/A-RST[AB-RST]/A-RST
A20
M0_D_CLK IO[28]/A-MCLK[AB-MCLK]/A-MCLKZ
B20
M0_D_CLKN IO[27]/A-MCLKZ[AB-MCLKZ]/A-MCLK
E15
M0_DDR_CS1 IO[23]/A-CSB1[AB-CSB1]/A-CSB1
D15
M0_DDR_CS2 IO[22]/A-CSB2[AB-CSB2]/A-CSB2
C23
M0_DDR_DQ0
IO[47]/A-DQ[0][A-DQL0]/A-DQ[0]
B22
M0_DDR_DQ1 IO[31]/A-DQ[1][A-DQL1]/A-DQ[1]
B24
M0_DDR_DQ2 IO[48]/A-DQ[2][A-DQL2]/A-DQ[2]
C21
M0_DDR_DQ3 IO[29]/A-DQ[3][A-DQL3]/A-DQ[3]
B25
M0_DDR_DQ4 IO[50]/A-DQ[4][A-DQL4]/A-DQ[6]
C20
M0_DDR_DQ5
IO[30]/A-DQ[5][A-DQL5]/A-DQ[7]
C24
M0_DDR_DQ6
IO[49]/A-DQ[6][A-DQL6]/A-DQ[4]
B21
M0_DDR_DQ7 IO[32]/A-DQ[7][A-DQL7]/A-DQ[5]
C22
M0_DDR_DM0 IO[33]/A-DQM[0][A-DML]/A-DQM[0]
A23
M0_DDR_DQS0 IO[42]/A-DQS[0][A-DQSL]/A-DQS[0]
B23
M0_DDR_DQS_N0 IO[41]/A-DQSB[0][A-DQSLB]/A-DQSB[0]
D23
M0_DDR_DQ8
IO[35]/A-DQ[8][A-DQU0]/A-DQ[15]
D26
M0_DDR_DQ9 IO[45]/A-DQ[9][A-DQU1]/A-DQ[10]
E22
M0_DDR_DQ10 IO[38]/A-DQ[10][A-DQU2]/A-DQ[13]
D27
M0_DDR_DQ11 IO[46]/A-DQ[11][A-DQU3]/A-DQM[1]
F23
M0_DDR_DQ12 IO[36]/A-DQ[12][A-DQU4]/A-DQ[9]
E26
M0_DDR_DQ13
IO[43]/A-DQ[13][A-DQU5]/A-DQ[12]
D22
M0_DDR_DQ14
IO[34]/A-DQ[14][A-DQU6]/A-DQ[11]
E25
M0_DDR_DQ15 IO[44]/A-DQ[15][A-DQU7]/A-DQ[8]
E24
M0_DDR_DM1 IO[37]/A-DQM[1][A-DMU]/A-DQ[14]
D24
M0_DDR_DQS1 IO[40]/A-DQS[1][A-DQSU]/A-DQS[1]
E23
M0_DDR_DQS_N1 IO[39]/A-DQSB[1][A-DQSUB]/A-DQSB[1]
C28
M0_DDR_DQ16 IO[69]/A-DQ[16][B-DQL0]/A-DQ[16]
C26
M0_DDR_DQ17 IO[53]/A-DQ[17][B-DQL1]/A-DQ[17]
B29
M0_DDR_DQ18 IO[70]/A-DQ[18][B-DQL2]/A-DQ[18]
A26
M0_DDR_DQ19 IO[54]/A-DQ[19][B-DQL3]/A-DQ[19]
C29
M0_DDR_DQ20 IO[72]/A-DQ[20][B-DQL4]/A-DQ[22]
C25
M0_DDR_DQ21
IO[52]/A-DQ[21][B-DQL5]/A-DQ[23]
A29
M0_DDR_DQ22
IO[71]/A-DQ[22][B-DQL6]/A-DQ[20]
B26
M0_DDR_DQ23 IO[51]/A-DQ[23][B-DQL7]/A-DQ[21]
B27
M0_DDR_DM2 IO[55]/A-DQM[2][B-DML]/A-DQM[2]
B28
M0_DDR_DQS2 IO[64]/A-DQS[2][B-DQSL]/A-DQS[2]
C27
M0_DDR_DQS_N2 IO[63]/A-DQSB[2]/[B-DQSLB]/A-DQSB[2]
E29
M0_DDR_DQ24
IO[58]/A-DQ[24][B-DQU0]/A-DQ[31]
C31
M0_DDR_DQ25 IO[67]/A-DQ[25][B-DQU1]/A-DQ[26]
E27
M0_DDR_DQ26 IO[56]/A-DQ[26][B-DQU2]/A-DQ[29]
D31
M0_DDR_DQ27 IO[66]/A-DQ[27][B-DQU3]/A-DQM[3]
D29
M0_DDR_DQ28 IO[59]/A-DQ[28][B-DQU4]/A-DQ[25]
D30
M0_DDR_DQ29
IO[65]/A-DQ[29][B-DQU5]/A-DQ[28]
E28
M0_DDR_DQ30
IO[57]/A-DQ[30][B-DQU6]/A-DQ[27]
C30
M0_DDR_DQ31 IO[60]/A-DQ[31][B-DQU7]/A-DQ[24]
B31
M0_DDR_DM3 IO[68]/A-DQM[3][B-DMU]/A-DQ[30]
A31
M0_DDR_DQS3 IO[62]/A-DQS[3][B-DQSU]/A-DQS[3]
B30
M0_DDR_DQS_N3 IO[61]/A-DQSB[3][B-DQSUB]/A-DQSB[3]
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
Copyright 2015 LG Electronics Inc. All rights reserved.
Only for training and service purposes
M0_DDR_A0
M0_DDR_A1
M0_DDR_A2
M0_DDR_A3
M0_DDR_A4
M0_DDR_A5
M0_DDR_A6
M0_DDR_A7
M0_DDR_A8
M0_DDR_A9
M0_DDR_A10
M0_DDR_A11
M0_DDR_A12
M0_DDR_A13
M0_DDR_A14
M0_DDR_A15
M0_DDR_BA0
M0_DDR_BA1
M0_DDR_BA2
M0_D_CLK
M0_D_CLKN
M0_DDR_CKE
M0_DDR_CS1
M0_DDR_ODT
M0_DDR_RASN
M0_DDR_CASN
M0_DDR_WEN
M0_DDR_RESET_N
IC100
M0_DDR_DQS0
M0_DDR_DQS_N0
H28
IO[75]/B-A0[CD-A0]/B-A6 M1_DDR_A0
K31
M0_DDR_DQS1
IO[80]/B-A1[CD-A1]/B-A5 M1_DDR_A1
J29 M0_DDR_DQS_N1
IO[83]/B-A2[CD-A2]/B-A8 M1_DDR_A2
K27
M1_DDR_A3
IO[79]/B-A3[CD-A3]/B-A4
K30
M1_DDR_A4 M0_DDR_DM0
IO[87]/B-A4[CD-A4]/B-BA1
J28
M0_DDR_DM1
IO[86]/B-A5[CD-A5]/B-A0 M1_DDR_A5
K32
IO[90]/B-A6[CD-A6]/B-A1 M1_DDR_A6
H31
M0_DDR_DQ0
IO[78]/B-A7[CD-A7]/B-A2 M1_DDR_A7
J32 M0_DDR_DQ1
IO[77]/B-A8[CD-A8]/B-A9 M1_DDR_A8
G30 M0_DDR_DQ2
IO[73]/B-A9[CD-A9]/B-A11 M1_DDR_A9
L30
M1_DDR_A10 M0_DDR_DQ3
IO[93]/B-A10[CD-A10]/B-RASZ
J30
M0_DDR_DQ4
IO[84]/B-A11[CD-A11]/B-A7 M1_DDR_A11
L29
M0_DDR_DQ5
IO[85]/B-A12[CD-A12]/B-BG0 M1_DDR_A12
G31
M0_DDR_DQ6
IO[74]/B-A13[CD-A13]/B-PARITY M1_DDR_A13
J31
M0_DDR_DQ7
IO[81]/B-A14[CD-A14]/B-A13 M1_DDR_A14
M28
IO[96]/B-A15[CD-A15]/B-A3 M1_DDR_A15
L28 M0_DDR_DQ8
M1_DDR_BA0
IO[88]/B-BA0[CD-BA0]/B-A10
L31
M1_DDR_BA1 M0_DDR_DQ9
IO[92]/B-BA1[CD-BA1]/B-CASZ
K28
M0_DDR_DQ10
IO[82]/B-BA2[CD-BA2]/B-BA0 M1_DDR_BA2
N28
M0_DDR_DQ11
IO[97]/B-RASZ[CD-RASZ]/B-ODT M1_DDR_RASN
N27
M0_DDR_DQ12
IO[94]/B-CASZ[CD-CASZ]/B-WEZ M1_DDR_CASN
L27 M0_DDR_DQ13
IO[89]/B-WEZ[CD-WEZ]/B-A12 M1_DDR_WEN
M27 M0_DDR_DQ14
IO[95]/B-ODT[CD-ODT]/B-ACTZ M1_DDR_ODT
M31
M1_DDR_CKE M0_DDR_DQ15
IO[91]/B-CKE[CD-CKE]/B-CKE
G32
IO[76]/B-RST[CD-RST]/B-RST M1_DDR_RESET_N
N32
IO[101]/B-MCLK[CD-MCLK]/B-MCLKZ M1_D_CLK
M30
IO[100]/B-MCLKZ[CD-MCLKZ]/B-MCLK M1_D_CLKN
G29
IO[99]/B-CSB1[CD-CSB1]/B-CSB1 M1_DDR_CS1
F32
IO[98]/B-CSB2[CD-CSB2]/B-CSB2 M1_DDR_CS2
T31
M1_DDR_DQ0
IO[120]/B-DQ[0][C-DQL0]/B-DQ[0]
P30
IO[104]/B-DQ[1][C-DQL1]/B-DQ[1] M1_DDR_DQ1 +1.5V_Bypass Cap
T30
IO[121]/B-DQ[2][C-DQL2]/B-DQ[2] M1_DDR_DQ2
P31 Close to DDR Power Pin
IO[102]/B-DQ[3][C-DQL3]/B-DQ[3] M1_DDR_DQ3
U30
IO[123]/B-DQ[4][C-DQL4]/B-DQ[6] M1_DDR_DQ4
N31
M1_DDR_DQ5
IO[105]/B-DQ[5][C-DQL5]/B-DQ[7]
U31
M1_DDR_DQ6
IO[122]/B-DQ[6][C-DQL6]/B-DQ[4]
N30
IO[103]/B-DQ[7][C-DQL7]/B-DQ[5] M1_DDR_DQ7 AVDD_DDR
R31
IO[106]/B-DQM[0][C-DML]/B-DQM[0] M1_DDR_DM0
T32
IO[115]/B-DQS[0][C-DQSL]/B-DQS[0] M1_DDR_DQS0
R30
IO[114]/B-DQSB[0][C-DQSLB]/B-DQSB[0] M1_DDR_DQS_N0
P27
M1_DDR_DQ8
IO[109]/B-DQ[8][C-DQU0]/B-DQ[15]
U29
IO[116]/B-DQ[9][C-DQU1]/B-DQ[10] M1_DDR_DQ9
P28
IO[107]/B-DQ[10][C-DQU2]/B-DQ[13] M1_DDR_DQ10
U27
IO[119]/B-DQ[11][C-DQU3]/B-DQM[1] M1_DDR_DQ11
R28
M1_DDR_DQ12
IO[111]/B-DQ[12][C-DQU4]/B-DQ[9]
V28
M1_DDR_DQ13
IO[117]/B-DQ[13][C-DQU5]/B-DQ[12]
P29
M1_DDR_DQ14
IO[108]/B-DQ[14][C-DQU6]/B-DQ[11]
U28
IO[118]/B-DQ[15][C-DQU7]/B-DQ[8] M1_DDR_DQ15
T28
IO[110]/B-DQM[1][C-DMU]/B-DQ[14] M1_DDR_DM1
T27
IO[113]/B-DQS[1][C-DQSU]/B-DQS[1] M1_DDR_DQS1
R27
IO[112]/B-DQSB[1][C-DQSUB]/B-DQSB[1] M1_DDR_DQS_N1
AA31
IO[145]/B-DQ[16][D-DQL0]/B-DQ[16] M1_DDR_DQ16
W31
IO[126]/B-DQ[17][D-DQL1]/B-DQ[17] M1_DDR_DQ17
AA30
IO[143]/B-DQ[18][D-DQL2]/B-DQ[18] M1_DDR_DQ18
W32
IO[127]/B-DQ[19][D-DQL3]/B-DQ[19] M1_DDR_DQ19
AB31 M1_DDR_A0
M1_DDR_DQ20
IO[142]/B-DQ[20][D-DQL4]/B-DQ[22]
V31
M1_DDR_DQ21 M1_DDR_A1
IO[124]/B-DQ[21][D-DQL5]/B-DQ[23]
AB32
M1_DDR_DQ22 M1_DDR_A2
IO[144]/B-DQ[22][D-DQL6]/B-DQ[20]
V30
M1_DDR_A3
IO[125]/B-DQ[23][D-DQL7]/B-DQ[21] M1_DDR_DQ23
W30
M1_DDR_A4
IO[128]/B-DQM[2][D-DML]/B-DQM[2] M1_DDR_DM2
Y30
M1_DDR_A5
IO[137]/B-DQS[2][D-DQSL]/B-DQS[2] M1_DDR_DQS2
Y31 M1_DDR_A6
IO[136]/B-DQSB[2][D-DQSLB]/B-DQSB[2] M1_DDR_DQS_N2
M1_DDR_A7
M1_DDR_A8
Y28
M1_DDR_DQ24 M1_DDR_A9
IO[131]/B-DQ[24][D-DQU0]/B-DQ[31]
AB27
M1_DDR_A10
IO[141]/B-DQ[25][D-DQU1]/B-DQ[26] M1_DDR_DQ25
V27
M1_DDR_A11
IO[130]_/B-DQ[26][D-DQU2]/B-DQ[29] M1_DDR_DQ26
AB29 M1_DDR_A12
IO[140]/B-DQ[27][D-DQU3]/B-DQM[3] M1_DDR_DQ27
W28 M1_DDR_A13
M1_DDR_DQ28
IO[129]/B-DQ[28][D-DQU4]/B-DQ[25]
AB28
M1_DDR_DQ29 M1_DDR_A14
IO[139]/B-DQ[29][D-DQU5]/B-DQ[28]
W27
M1_DDR_DQ30 M1_DDR_A15
IO[132]/B-DQ[30][D-DQU6]/B-DQ[27]
AA27
IO[138]/B-DQ[31][D-DQU7]/B-DQ[24] M1_DDR_DQ31
Y27
M1_DDR_BA0
IO[133]/B-DQM[3][D-DMU]/B-DQ[30] M1_DDR_DM3
AA28
M1_DDR_BA1
IO[135]/B-DQS[3][D-DQSU]/B-DQS[3] M1_DDR_DQS3
Y29 M1_DDR_BA2
IO[134]/B-DQSB[3][D-DQSUB]/B-DQSB[3] M1_DDR_DQS_N3
M1_D_CLK
M1_D_CLKN
M1_DDR_CKE
M1_DDR_CS1
M1_DDR_ODT
M1_DDR_RASN
M1_DDR_CASN
M1_DDR_WEN
M1_DDR_RESET_N
M1_DDR_DQS0
M1_DDR_DQS_N0
M1_DDR_DQS1
M1_DDR_DQS_N1
M1_DDR_DM0
M1_DDR_DM1
M1_DDR_DQ0
M1_DDR_DQ1
M1_DDR_DQ2
M1_DDR_DQ3
M1_DDR_DQ4
M1_DDR_DQ5
M1_DDR_DQ6
M1_DDR_DQ7
M1_DDR_DQ8
M1_DDR_DQ9
M1_DDR_DQ10
M1_DDR_DQ11
M1_DDR_DQ12
M1_DDR_DQ13
M1_DDR_DQ14
M1_DDR_DQ15
+1.5V_Bypass Cap
Close to DDR Power Pin
AVDD_DDR
Hynix_DDR3_4Gb_29n M0_DDR_VREFDQ
IC400
H5TQ4G63AFR-RDC
EAN63053201
N3 DDR3 M8
A0 VREFCA M0_DDR_A0
P7
4Gbit
A1 M0_DDR_A1
P3
(x16)
A2 M0_DDR_A2
N2 H1
A3 VREFDQ M0_DDR_A3
P8
A4 M0_DDR_A4
P2
A5 M0_DDR_A5
R8 L8 R400
240 M0_DDR_A6
A6 ZQ
R2
AVDD_DDR
A7 M0_DDR_A7
T8
A8 M0_DDR_A8
R3 B2
A9 VDD_1 M0_DDR_A9
L7 D9
A10/AP VDD_2 M0_DDR_A10
R7 G7
A11 VDD_3 M0_DDR_A11
N7 K2
M0_DDR_A12
A12/BC VDD_4
T3 K8
A13 VDD_5 M0_DDR_A13
T7 N1
A14 VDD_6 M0_DDR_A14
M7 N9
NC_5 VDD_7 M0_DDR_A15
R1
VDD_8
M2 R9
BA0 VDD_9 M0_DDR_BA0
N8
BA1 M0_DDR_BA1
M3
M0_DDR_BA2
BA2
A1
VDDQ_1
J7 A8
CK VDDQ_2 M0_D_CLK
K7 C1
CK VDDQ_3 M0_D_CLKN
K9 C9
CKE VDDQ_4 M0_DDR_CKE
D2
VDDQ_5
L2 E9
M0_DDR_CS2
CS VDDQ_6
K1 F1
ODT VDDQ_7 M0_DDR_ODT
J3 H2
C410 0.1uF
RAS VDDQ_8 M0_DDR_RASN
K3 H9
C411 0.1uF
CAS VDDQ_9 M0_DDR_CASN
L3
WE M0_DDR_WEN
J1
NC_1
T2 J9
RESET M0_DDR_RESET_N
NC_2
L1
NC_3
L9
NC_4
F3
DQSL M0_DDR_DQS2
G3 SS_DDR3_4Gb_25n Hynix_DDR3_4Gb_25n
IC400-*1 IC400-*2
DQSL K4B4G1646D-BCMA H5TQ4G63CFR_RDC M0_DDR_DQS_N2
EAN63391401 EAN63053202
N3 A0 VREFCA M8 N3 A0 VREFCA M8
P7 A1 P7 A1
C7 A9 P3 A2 P3 A2
DQSU VSS_1 N2 A3 VREFDQ H1 N2 A3 VREFDQ H1 M0_DDR_DQS3
P8 A4 P8 A4
B7 B3 P2 R8 A5 P2 R8 A5
R2 A6 ZQ L8 R2 A6 ZQ L8 M0_DDR_DQS_N3
DQSU VSS_2 T8 A7 T8 A7
E1 R3 A8 B2 R3 A8 B2
L7 A9 VDD_1 D9 L7 A9 VDD_1 D9
VSS_3 R7 A10/AP VDD_2 G7 R7 A10/AP VDD_2 G7
E7 G8 N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8
DML VSS_4 A13 VDD_5 N1 T7 A13 VDD_5 N1 M0_DDR_DM2
D3 J2 M7 VDD_6 N9 M7 A14 VDD_6 N9
NC_5 VDD_7 R1 NC_5 VDD_7 R1
DMU VSS_5 M2 BA0 VDD_8 VDD_9 R9 M2 BA0 VDD_9 VDD_8 R9 M0_DDR_DM3
J8 N8 BA1 N8 BA1
M3 BA2 M3 BA2
VSS_6 VDDQ_1 A1 VDDQ_1 A1
J7 CK VDDQ_2 A8 J7 CK VDDQ_2 A8
E3 M1 K7 CK VDDQ_3 C1 K7 CK VDDQ_3 C1
DQL0 VSS_7 K9 CKE VDDQ_4 C9 K9 CKE VDDQ_4 C9 M0_DDR_DQ16
L2 VDDQ_5 D2 E9 L2 VDDQ_5 E9 D2
F7 M9 K1 CS VDDQ_6 F1 K1 CS VDDQ_6 F1
DQL1 J3 ODT VDDQ_7 H2 J3 ODT VDDQ_7 H2 M0_DDR_DQ17
VSS_8 K3 RAS VDDQ_8 H9 K3 RAS VDDQ_8 H9
F2 P1 L3 CAS VDDQ_9 L3 CAS VDDQ_9
WE J1 WE J1 M0_DDR_DQ18
DQL2 VSS_9 T2 NC_1 J9 T2 NC_1 J9
F8 P9 RESET NC_2 L1 RESET NC_2 L1
NC_3 L9 NC_3 L9
DQL3 VSS_10 F3 NC_4 T7 F3 NC_4 M0_DDR_DQ19
H3 T1 G3 DQSL DQSL NC_6 G3 DQSL DQSL
DQL4 VSS_11 C7 DQSU VSS_1 A9 C7 DQSU VSS_1 A9 M0_DDR_DQ20
H8 T9 B7 DQSU VSS_2 B3 B7 DQSU VSS_2 B3
VSS_3 E1 VSS_3 E1
DQL5 VSS_12 E7 DML VSS_4 G8 E7 DML VSS_4 G8 M0_DDR_DQ21
G2 D3 DMU VSS_5 J2 D3 DMU VSS_5 J2
VSS_6 J8 VSS_6 J8
DQL6 F7 E3 DQL0 VSS_7 M9 M1 E3 F7 DQL0 VSS_7 M9 M1 M0_DDR_DQ22
F2 DQL1 VSS_8 P1 F2 DQL1 VSS_8 P1
H7 F8 DQL2 VSS_9 P9 F8 DQL2 VSS_9 P9
DQL7 H3 DQL3 VSS_10 T1 H3 DQL3 VSS_10 T1 M0_DDR_DQ23
H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11 T9
B1 G2 DQL5 VSS_12 G2 DQL5 VSS_12
H7 DQL6 H7 DQL6
VSSQ_1 DQL7 B1 DQL7 B1
D7 B9 D7 VSSQ_1 B9 D7 VSSQ_1 B9
C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1
DQU0 VSSQ_2 C8 DQU2 DQU1 VSSQ_3 VSSQ_4 D8 C8 DQU2 DQU1 VSSQ_3 VSSQ_4 D8 M0_DDR_DQ24
C3 D1 C2 DQU3 VSSQ_5 E2 C2 DQU3 VSSQ_5 E2
A7 DQU4 VSSQ_6 E8 A7 DQU4 VSSQ_6 E8
DQU1 VSSQ_3 A2 DQU5 VSSQ_7 F9 A2 DQU5 VSSQ_7 F9 M0_DDR_DQ25
C8 D8 B8 DQU6 VSSQ_8 G1 B8 DQU6 VSSQ_8 G1
A3 DQU7 VSSQ_9 G9 A3 DQU7 VSSQ_9 G9
DQU2 VSSQ_4 M0_DDR_DQ26
C2 E2
DQU3 VSSQ_5 M0_DDR_DQ27
A7 E8
DQU4 VSSQ_6 M0_DDR_DQ28
A2 F9
M0_DDR_DQ29
DQU5 VSSQ_7
B8 G1
DQU6 VSSQ_8 M0_DDR_DQ30
A3 G9
DQU7 VSSQ_9 SS_DDR3_2Gb Hynix_DDR3_2Gb M0_DDR_DQ31
IC400-*3 IC400-*4
K4B2G1646Q-BCMA H5TQ2G63FFR-RDC
EAN63667401 EAN63648701
N3 M8 N3 M8
P7 A1 A0 VREFCA P7 A0 A1 VREFCA
P3 A2 P3 A2
N2 A3 VREFDQ H1 N2 A3 VREFDQ H1
P8 A4 P8 A4
P2 A5 P2 A5
R8 A6 ZQ L8 R8 A6 ZQ L8
R2 A7 R2 A7
R3 T8 A8 B2 T8 R3 A8 B2
L7 A9 VDD_1 D9 L7 A9 VDD_1 D9
R7 A10/AP VDD_2 G7 R7 A10/AP VDD_2 G7
N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8
A13 VDD_5 N1 T7 A13 VDD_5 N1
M7 VDD_6 N9 M7 A14 VDD_6 N9
NC_5 VDD_7 R1 NC_5 VDD_7 R1
M2 VDD_8 R9 M2 VDD_8 R9
N8 BA0 VDD_9 N8 BA0 VDD_9
M3 BA2 BA1 M3 BA2 BA1
VDDQ_1 A1 VDDQ_1 A1
J7 CK VDDQ_2 A8 J7 CK VDDQ_2 A8
K7 CK VDDQ_3 C1 K7 CK VDDQ_3 C1
K9 CKE VDDQ_4 C9 K9 CKE VDDQ_4 C9
VDDQ_5 D2 VDDQ_5 D2
L2 CS VDDQ_6 E9 L2 CS VDDQ_6 E9
K1 ODT VDDQ_7 F1 K1 ODT VDDQ_7 F1 +1.5V_Bypass Cap
J3 K3 RAS VDDQ_8 H9 H2 J3 K3 RAS VDDQ_8 H2 H9
L3 CAS VDDQ_9 L3 CAS VDDQ_9
WE J1 WE J1
T2 NC_1 J9 T2 NC_1 J9
RESET NC_2 L1 RESET NC_2 L1 Close to DDR Power Pin
NC_3 L9 NC_3 L9
F3 NC_4 T7 F3 NC_4
G3 DQSL NC_6 G3 DQSL
DQSL DQSL
C7 A9 C7 A9
B7 DQSU DQSU VSS_1 VSS_2 B3 B7 DQSU DQSU VSS_1 VSS_2 B3
VSS_3 E1 VSS_3 E1
E7 DML VSS_4 G8 E7 DML VSS_4 G8
D3 DMU VSS_5 J2 D3 DMU VSS_5 J2
VSS_6 J8 VSS_6 J8
E3 DQL0 VSS_7 M1 E3 DQL0 VSS_7 M1 AVDD_DDR
F7 DQL1 VSS_8 M9 F7 DQL1 VSS_8 M9
F2 DQL2 VSS_9 P1 F2 DQL2 VSS_9 P1
F8 H3 DQL3 VSS_10 P9 T1 H3 F8 DQL3 VSS_10 P9 T1
H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11 T9
G2 DQL5 VSS_12 G2 DQL5 VSS_12
H7 DQL6 H7 DQL6
DQL7 B1 DQL7 B1
D7 VSSQ_1 B9 D7 VSSQ_1 B9
C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1
C8 DQU1 VSSQ_3 D8 C8 DQU1 VSSQ_3 D8
C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2
A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8
A2 DQU5 DQU4 VSSQ_7 VSSQ_6 F9 A2 DQU5 DQU4 VSSQ_6 VSSQ_7 F9
B8 DQU6 VSSQ_8 G1 B8 DQU6 VSSQ_8 G1
A3 DQU7 VSSQ_9 G9 A3 DQU7 VSSQ_9 G9
Hynix_DDR3_4Gb_29n M1_DDR_VREFDQ
IC403
H5TQ4G63AFR-RDC
EAN63053201
N3 DDR3 M8
A0 VREFCA M1_DDR_A0
P7
4Gbit
A1 M1_DDR_A1
P3
(x16)
A2 M1_DDR_A2
N2 H1
A3 VREFDQ M1_DDR_A3
P8
A4 M1_DDR_A4
P2
A5 M1_DDR_A5
R8 L8 R404
240 M1_DDR_A6
A6 ZQ
R2
AVDD_DDR
A7 M1_DDR_A7
T8
A8 M1_DDR_A8
R3 B2
A9 VDD_1 M1_DDR_A9
L7 D9
A10/AP VDD_2 M1_DDR_A10
R7 G7
A11 VDD_3 M1_DDR_A11
N7 K2
M1_DDR_A12
A12/BC VDD_4
T3 K8
A13 VDD_5 M1_DDR_A13
T7 N1
A14 VDD_6 M1_DDR_A14
M7 N9
NC_5 VDD_7 M1_DDR_A15
R1
VDD_8
M2 R9
BA0 VDD_9 M1_DDR_BA0
N8
BA1 M1_DDR_BA1
M3
M1_DDR_BA2
BA2
A1
VDDQ_1
J7 A8
CK VDDQ_2 M1_D_CLK
K7 C1
CK VDDQ_3 M1_D_CLKN
K9 C9
CKE VDDQ_4 M1_DDR_CKE
D2
VDDQ_5
L2 E9
M1_DDR_CS2
CS VDDQ_6
K1 F1
ODT VDDQ_7 M1_DDR_ODT
J3 H2
C468 0.1uF
RAS VDDQ_8 M1_DDR_RASN
K3 H9
C469 0.1uF
CAS VDDQ_9 M1_DDR_CASN
L3
WE M1_DDR_WEN
J1
NC_1
T2 J9
RESET NC_2 M1_DDR_RESET_N
L1
NC_3
L9
NC_4
F3
DQSL SS_DDR3_4Gb_25n Hynix_DDR3_4Gb_25n SS_DDR3_2Gb Hynix_DDR3_2Gb M1_DDR_DQS2
G3 IC403-*1 IC403-*2 IC403-*3 IC403-*4
K4B4G1646D-BCMA H5TQ4G63CFR_RDC K4B2G1646Q-BCMA H5TQ2G63FFR-RDC
DQSL M1_DDR_DQS_N2
EAN63391401 EAN63053202 EAN63667401 EAN63648701
N3 A0 VREFCA M8 N3 A0 VREFCA M8 N3 M8 N3 M8
P7 A1 P7 A1 P7 A0 VREFCA P7 A0 VREFCA
P3 A2 P3 A2 P3 A1 P3 A1
C7 A9 N2 A3 VREFDQ H1 N2 A3 VREFDQ H1 N2 A3 A2 VREFDQ H1 N2 A2 A3 VREFDQ H1
DQSU VSS_1 P8 A4 P8 A4 P8 A4 P8 A4 M1_DDR_DQS3
P2 A5 P2 A5 P2 A5 P2 A5
B7 B3 R8 A6 ZQ L8 R8 A6 ZQ L8 R8 A6 ZQ L8 R8 A6 ZQ L8
T8 R2 A7 R2 T8 A7 R2 A7 R2 A7 M1_DDR_DQS_N3
DQSU VSS_2 R3 A8 B2 R3 A8 B2 T8 A8 T8 A8
E1 L7 A9 VDD_1 D9 L7 A9 VDD_1 D9 R3 A9 VDD_1 B2 R3 A9 VDD_1 B2
R7 A10/AP VDD_2 G7 R7 A10/AP VDD_2 G7 R7 L7 A10/AP VDD_2 G7 D9 L7 R7 A10/AP VDD_2 D9 G7
VSS_3 N7 A11 VDD_3 K2 N7 A11 VDD_3 K2 N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
E7 G8 T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8
A13 VDD_5 N1 T7 A13 VDD_5 N1 A13 VDD_5 N1 T7 A13 VDD_5 N1
DML VSS_4 M7 VDD_6 N9 M7 A14 VDD_6 N9 M7 VDD_6 N9 M7 A14 VDD_6 N9 M1_DDR_DM2
D3 J2 NC_5 VDD_7 R1 NC_5 VDD_7 R1 NC_5 VDD_7 R1 NC_5 VDD_7 R1
M2 VDD_8 R9 M2 VDD_8 R9 M2 VDD_8 R9 M2 VDD_8 R9
DMU VSS_5 N8 BA0 VDD_9 N8 BA0 VDD_9 N8 BA0 VDD_9 N8 BA0 VDD_9 M1_DDR_DM3
J8 M3 BA2 BA1 M3 BA2 BA1 M3 BA1 M3 BA1
VDDQ_1 A1 VDDQ_1 A1 BA2 A1 BA2 A1
VSS_6 J7 CK VDDQ_2 A8 J7 CK VDDQ_2 A8 J7 VDDQ_1 A8 J7 VDDQ_1 A8
K7 CK VDDQ_3 C1 K7 CK VDDQ_3 C1 K7 CK CK VDDQ_2 VDDQ_3 C1 K7 CK CK VDDQ_2 VDDQ_3 C1
E3 M1 K9 CKE VDDQ_4 C9 K9 CKE VDDQ_4 C9 K9 CKE VDDQ_4 C9 K9 CKE VDDQ_4 C9
DQL0 VSS_7 VDDQ_5 D2 VDDQ_5 D2 VDDQ_5 D2 VDDQ_5 D2 M1_DDR_DQ16
L2 CS VDDQ_6 E9 L2 CS VDDQ_6 E9 L2 CS VDDQ_6 E9 L2 CS VDDQ_6 E9
F7 M9 J3 K1 ODT VDDQ_7 F1 H2 K1 J3 ODT VDDQ_7 H2 F1 K1 ODT VDDQ_7 F1 K1 ODT VDDQ_7 F1
DQL1 VSS_8 K3 RAS VDDQ_8 H9 K3 RAS VDDQ_8 H9 J3 RAS VDDQ_8 H2 J3 RAS VDDQ_8 H2 M1_DDR_DQ17
L3 CAS VDDQ_9 L3 CAS VDDQ_9 K3 CAS VDDQ_9 H9 K3 CAS VDDQ_9 H9
F2 P1 WE J1 WE J1 L3 WE J1 L3 WE J1
T2 NC_1 J9 T2 NC_1 J9 T2 NC_1 J9 T2 NC_1 J9 M1_DDR_DQ18
DQL2 VSS_9 RESET NC_2 L1 RESET NC_2 L1 RESET NC_2 L1 RESET NC_2 L1
F8 P9 NC_3 L9 NC_3 L9 NC_3 L9 NC_3 L9
F3 NC_4 T7 F3 NC_4 F3 NC_4 T7 F3 NC_4
DQL3 VSS_10 G3 DQSL NC_6 G3 DQSL G3 DQSL NC_6 G3 DQSL M1_DDR_DQ19
H3 T1 DQSL DQSL DQSL DQSL
C7 DQSU VSS_1 A9 C7 DQSU VSS_1 A9 C7 A9 C7 A9
DQL4 VSS_11 B7 DQSU VSS_2 B3 B7 DQSU VSS_2 B3 B7 DQSU VSS_1 B3 B7 DQSU VSS_1 B3 M1_DDR_DQ20
H8 T9 VSS_3 E1 VSS_3 E1 DQSU VSS_2 E1 DQSU VSS_2 E1
E7 DML VSS_4 G8 E7 DML VSS_4 G8 E7 DML VSS_4 VSS_3 G8 E7 DML VSS_4 VSS_3 G8
DQL5 VSS_12 D3 DMU VSS_5 J2 D3 DMU VSS_5 J2 D3 DMU VSS_5 J2 D3 DMU VSS_5 J2 M1_DDR_DQ21
G2 VSS_6 J8 VSS_6 J8 VSS_6 J8 VSS_6 J8
E3 DQL0 VSS_7 M1 E3 DQL0 VSS_7 M1 E3 DQL0 VSS_7 M1 E3 DQL0 VSS_7 M1
DQL6 F7 DQL1 VSS_8 M9 F7 DQL1 VSS_8 M9 F7 DQL1 VSS_8 M9 F7 DQL1 VSS_8 M9 M1_DDR_DQ22
F8 F2 DQL2 VSS_9 P1 P9 F8 F2 DQL2 VSS_9 P1 P9 F2 DQL2 VSS_9 P1 F2 DQL2 VSS_9 P1
H7 H3 DQL3 VSS_10 T1 H3 DQL3 VSS_10 T1 F8 DQL3 VSS_10 P9 F8 DQL3 VSS_10 P9
DQL7 H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11 T9 H3 DQL4 VSS_11 T1 H3 DQL4 VSS_11 T1 M1_DDR_DQ23
G2 DQL5 VSS_12 G2 DQL5 VSS_12 H8 G2 DQL5 VSS_12 T9 G2 H8 DQL5 VSS_12 T9
B1 H7 DQL6 H7 DQL6 H7 DQL6 H7 DQL6
DQL7 B1 DQL7 B1 DQL7 B1 DQL7 B1
VSSQ_1 D7 VSSQ_1 B9 D7 VSSQ_1 B9 D7 VSSQ_1 B9 D7 VSSQ_1 B9
D7 B9 C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1 C3 DQU0 VSSQ_2 D1
C8 DQU1 VSSQ_3 D8 C8 DQU1 VSSQ_3 D8 C8 DQU1 VSSQ_3 D8 C8 DQU1 VSSQ_3 D8
DQU0 VSSQ_2 C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2 M1_DDR_DQ24
C3 D1 A7 DQU4 DQU3 VSSQ_6 VSSQ_5 E8 A7 DQU4 DQU3 VSSQ_6 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8
A2 DQU5 VSSQ_7 F9 A2 DQU5 VSSQ_7 F9 A2 DQU4 VSSQ_6 F9 A2 DQU4 VSSQ_6 F9
DQU1 VSSQ_3 B8 DQU6 VSSQ_8 G1 B8 DQU6 VSSQ_8 G1 B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7 G1 M1_DDR_DQ25
C8 D8 A3 DQU7 VSSQ_9 G9 A3 DQU7 VSSQ_9 G9 A3 DQU7 DQU6 VSSQ_9 VSSQ_8 G9 A3 DQU7 DQU6 VSSQ_9 VSSQ_8 G9
DQU2 VSSQ_4 M1_DDR_DQ26
C2 E2
DQU3 VSSQ_5 M1_DDR_DQ27
A7 E8
DQU4 VSSQ_6 M1_DDR_DQ28
A2 F9
DQU5 VSSQ_7 M1_DDR_DQ29
B8 G1
M1_DDR_DQ30
DQU6 VSSQ_8
A3 G9
DQU7 VSSQ_9 M1_DDR_DQ31
+1.5V_Bypass Cap
Close to DDR Power Pin
Hynix_DDR3_4Gb_29n
M0_1_DDR_VREFDQ
IC401
H5TQ4G63AFR-RDC
EAN63053201
N3 DDR3 M8
A0 VREFCA
P7 4Gbit
A1
P3
(x16)
A2
N2 H1
A3 VREFDQ
P8
A4
P2
A5
R8 L8 R403
240
A6 ZQ
R2
A7 AVDD_DDR
T8
A8
R3 B2
A9 VDD_1
L7 D9
A10/AP VDD_2
R7 G7
A11 VDD_3
N7 K2
A12/BC VDD_4
T3 K8
A13 VDD_5
T7 N1
A14 VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2 R9
BA0 VDD_9
N8
BA1
M3
BA2
A1
VDDQ_1
J7 A8
CK VDDQ_2
K7 C1
CK VDDQ_3
K9 C9
CKE VDDQ_4
D2
VDDQ_5
L2 E9
CS VDDQ_6
K1 F1
ODT VDDQ_7
J3 H2
C440 0.1uF
RAS VDDQ_8
K3 H9
C441 0.1uF
CAS VDDQ_9
L3
WE
J1
NC_1
T2 J9 M0_DDR_CASN
RESET NC_2
L1
NC_3
L9
M0_DDR_RASN
NC_4
F3
DQSL SS_DDR3_4Gb_25n
G3 IC401-*1 Hynix_DDR3_4Gb_25n
K4B4G1646D-BCMA IC401-*2 SS_DDR3_2Gb Hynix_DDR3_2Gb
DQSL H5TQ4G63CFR_RDC IC401-*3 IC401-*4
EAN63391401 K4B2G1646Q-BCMA H5TQ2G63FFR-RDC
N3 M8 EAN63053202
P7 A0 VREFCA N3 A0 VREFCA M8 EAN63667401 EAN63648701
P3 A1 A2 P7 A1 N3 A0 VREFCA M8 N3 A0 VREFCA M8
C7 A9 N2 A3 VREFDQ H1 P3 A2 P7 A1 P7 A1
P8 A4 N2 A3 VREFDQ H1 P3 A2 P3 A2
DQSU VSS_1 P2 A5 P8 A4 P8 N2 A3 VREFDQ H1 P8 N2 A3 VREFDQ H1
B7 B3 R8 A6 ZQ L8 R8 P2 A5 P2 A4 P2 A4
R2 A7 R2 A6 ZQ L8 R8 A5 L8 R8 A5 L8
DQSU VSS_2 T8 A8 T8 A7 R2 A6 ZQ R2 A6 ZQ
E1 L7 R3 A9 VDD_1 B2 D9 R3 A8 B2 T8 A7 T8 A7
R7 A10/AP VDD_2 G7 L7 A9 VDD_1 D9 R3 A8 B2 R3 A8 B2
VSS_3 N7 A11 VDD_3 K2 R7 A10/AP VDD_2 G7 L7 A9 VDD_1 D9 L7 A9 VDD_1 D9
E7 G8 T3 A12/BC VDD_4 K8 N7 A11 VDD_3 K2 R7 A10/AP VDD_2 G7 R7 A10/AP VDD_2 G7
A13 VDD_5 N1 T3 A12/BC VDD_4 K8 N7 A11 VDD_3 K2 N7 A11 VDD_3 K2
DML VSS_4 M7 VDD_6 N9 T7 A13 VDD_5 N1 T3 A12/BC VDD_4 K8 T3 A12/BC VDD_4 K8
D3 J2 NC_5 VDD_7 R1 M7 A14 VDD_6 N9 A13 VDD_5 VDD_6 N1 T7 A14 A13 VDD_5 VDD_6 N1
M2 VDD_8 R9 NC_5 VDD_7 R1 M7 NC_5 VDD_7 N9 M7 NC_5 VDD_7 N9
DMU VSS_5 N8 BA0 VDD_9 M2 BA0 VDD_9 VDD_8 R9 VDD_8 R1 VDD_8 R1
J8 M3 BA1 N8 BA1 M2 BA0 VDD_9 R9 M2 BA0 VDD_9 R9
BA2 A1 M3 BA2 N8 BA1 N8 BA1
VSS_6 J7 CK VDDQ_1 VDDQ_2 A8 VDDQ_1 A1 M3 BA2 M3 BA2
K7 CK VDDQ_3 C1 J7 CK VDDQ_2 A8 VDDQ_1 A1 VDDQ_1 A1
E3 M1 K9 CKE VDDQ_4 C9 K7 CK VDDQ_3 C1 J7 CK VDDQ_2 A8 J7 CK VDDQ_2 A8
DQL0 VSS_7 VDDQ_5 D2 K9 CKE VDDQ_4 C9 K9 K7 CK VDDQ_3 C1 C9 K9 K7 CK VDDQ_3 C1 C9
L2 CS VDDQ_6 E9 L2 VDDQ_5 D2 E9 CKE VDDQ_4 D2 CKE VDDQ_4 D2
F7 M9 K1 ODT VDDQ_7 F1 K1 CS VDDQ_6 F1 L2 VDDQ_5 E9 L2 VDDQ_5 E9
J3 RAS VDDQ_8 H2 J3 ODT VDDQ_7 H2 K1 CS VDDQ_6 F1 K1 CS VDDQ_6 F1
DQL1 VSS_8 L3 K3 CAS VDDQ_9 H9 K3 RAS VDDQ_8 H9 J3 ODT VDDQ_7 H2 J3 ODT VDDQ_7 H2
F2 P1 WE J1 L3 CAS VDDQ_9 K3 RAS VDDQ_8 H9 K3 RAS VDDQ_8 H9
T2 NC_1 J9 WE J1 L3 CAS VDDQ_9 L3 CAS VDDQ_9
DQL2 VSS_9 RESET NC_2 L1 T2 NC_1 J9 WE J1 WE J1
F8 P9 NC_3 L9 RESET NC_2 L1 T2 NC_1 J9 T2 NC_1 J9
F3 NC_4 T7 NC_3 L9 RESET NC_2 L1 RESET NC_2 L1
DQL3 VSS_10 G3 DQSL NC_6 F3 NC_4 NC_4 NC_3 L9 NC_3 NC_4 L9
H3 T1 DQSL G3 DQSL DQSL F3 DQSL NC_6 T7 F3 DQSL
C7 A9 G3 DQSL G3 DQSL
DQL4 VSS_11 B7 DQSU VSS_1 B3 C7 DQSU VSS_1 A9
H8 T9 DQSU VSS_3 VSS_2 E1 B7 DQSU VSS_2 B3 C7 DQSU VSS_1 A9 C7 DQSU VSS_1 A9
E7 DML VSS_4 G8 VSS_3 E1 B7 DQSU VSS_2 B3 B7 DQSU VSS_2 B3
DQL5 VSS_12 D3 DMU VSS_5 J2 E7 DML VSS_4 G8 VSS_3 E1 VSS_3 E1
VSS_6 J8 D3 DMU VSS_5 J2 D3 E7 DML VSS_4 J2 G8 D3 E7 DML VSS_4 J2 G8
G2 E3 DQL0 VSS_7 M1 VSS_6 J8 DMU VSS_5 J8 DMU VSS_5 J8
DQL6 F7 DQL1 VSS_8 M9 E3 F7 DQL0 VSS_7 M9 M1 E3 VSS_6 M1 E3 VSS_6 M1
F2 DQL2 VSS_9 P1 F2 DQL1 VSS_8 P1 F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9
H7 F8 DQL3 VSS_10 P9 F8 DQL2 VSS_9 P9 F2 DQL1 VSS_8 P1 F2 DQL1 VSS_8 P1
H3 H8 DQL4 VSS_11 T1 T9 H3 DQL3 VSS_10 T1 F8 DQL2 VSS_9 P9 F8 DQL2 VSS_9 P9
DQL7 G2 DQL5 VSS_12 H8 DQL4 VSS_11 T9 H3 DQL3 VSS_10 T1 H3 DQL3 VSS_10 T1
B1 H7 DQL6 G2 DQL5 VSS_12 H8 DQL4 VSS_11 T9 H8 DQL4 VSS_11 T9
DQL7 B1 H7 DQL6 G2 DQL5 VSS_12 G2 DQL5 VSS_12
VSSQ_1 D7 VSSQ_1 B9 DQL7 B1 H7 DQL6 H7 DQL6
D7 B9 C3 DQU0 VSSQ_2 D1 D7 VSSQ_1 B9 DQL7 VSSQ_1 B1 DQL7 VSSQ_1 B1
C8 DQU1 VSSQ_3 D8 C3 DQU0 VSSQ_2 D1 D7 DQU0 VSSQ_2 B9 D7 DQU0 VSSQ_2 B9
DQU0 VSSQ_2 C2 DQU2 VSSQ_4 E2 C8 DQU1 DQU2 VSSQ_3 VSSQ_4 D8 C3 DQU1 VSSQ_3 D1 C3 DQU1 VSSQ_3 D1
C3 D1 A7 DQU3 VSSQ_5 E8 C2 DQU3 VSSQ_5 E2 C8 DQU2 VSSQ_4 D8 C8 DQU2 VSSQ_4 D8
A2 DQU4 VSSQ_6 F9 A7 DQU4 VSSQ_6 E8 C2 DQU3 VSSQ_5 E2 C2 DQU3 VSSQ_5 E2
DQU1 VSSQ_3 B8 DQU6 DQU5 VSSQ_8 VSSQ_7 G1 A2 DQU5 VSSQ_7 F9 A7 DQU4 VSSQ_6 E8 A7 DQU4 VSSQ_6 E8
C8 D8 A3 DQU7 VSSQ_9 G9 B8 DQU6 VSSQ_8 G1 A2 DQU5 VSSQ_7 F9 A2 DQU5 VSSQ_7 F9
A3 DQU7 VSSQ_9 G9 B8 DQU6 VSSQ_8 G1 B8 DQU6 VSSQ_8 G1
DQU2 VSSQ_4 A3 DQU7 VSSQ_9 G9 A3 DQU7 VSSQ_9 G9
C2 E2
DQU3 VSSQ_5
A7 E8
DQU4 VSSQ_6
A2 F9
DQU5 VSSQ_7
B8 G1
DQU6 VSSQ_8
A3 G9
DQU7 VSSQ_9
Hynix_DDR3_4Gb_29n
M1_1_DDR_VREFDQ
IC404
H5TQ4G63AFR-RDC
EAN63053201
N3 DDR3 M8
A0 VREFCA
P7 4Gbit
A1
P3
(x16)
A2
N2 H1
A3 VREFDQ
P8
A4
P2
A5
R8 L8 R419
240
A6 ZQ
R2
A7 AVDD_DDR
T8
A8
R3 B2
A9 VDD_1
L7 D9
A10/AP VDD_2
R7 G7
A11 VDD_3
N7 K2
A12/BC VDD_4
T3 K8
A13 VDD_5
T7 N1
A14 VDD_6
M7 N9
NC_5 VDD_7
R1
VDD_8
M2 R9
BA0 VDD_9
N8
BA1
M3
BA2
A1
VDDQ_1
J7 A8
CK VDDQ_2
K7 C1
CK VDDQ_3
K9
C9
CKE VDDQ_4
D2
VDDQ_5
L2 E9
CS VDDQ_6
K1 F1
ODT VDDQ_7
J3 H2
C490 0.1uF
RAS VDDQ_8
K3 H9
C491 0.1uF
CAS VDDQ_9
L3
WE
J1
NC_1
T2 J9
RESET NC_2
L1
NC_3
L9 SS_DDR3_4Gb_25n Hynix_DDR3_4Gb_25n SS_DDR3_2Gb Hynix_DDR3_2Gb
IC404-*1 IC404-*2 IC404-*3 IC404-*4
NC_4 K4B4G1646D-BCMA H5TQ4G63CFR_RDC K4B2G1646Q-BCMA H5TQ2G63FFR-RDC
F3
EAN63391401 EAN63053202 EAN63667401 EAN63648701
DQSL N3 M8 N3 M8 N3 M8 N3 M8
G3 P7 A0 VREFCA P7 A0 VREFCA P7 A0 VREFCA P7 A0 VREFCA
P3 A1 P3 A1 P3 A1 P3 A1
DQSL N2 A2 H1 N2 A2 H1 N2 A2 H1 N2 A2 H1
P8 A3 VREFDQ P8 A3 VREFDQ P8 A3 VREFDQ P8 A3 VREFDQ
P2 A4 P2 A4 P2 A4 P2 A4
R8 A5 L8 R8 A5 L8 R8 A5 L8 R8 A5 L8
R2 A6 ZQ R2 A6 ZQ R2 A6 ZQ R2 A6 ZQ
C7 A9 T8 A8 A7 T8 A8 A7 T8 A7 A8 T8 A7 A8
DQSU VSS_1 R3 A9 VDD_1 B2 R3 A9 VDD_1 B2 R3 A9 VDD_1 B2 R3 A9 VDD_1 B2
L7 A10/AP VDD_2 D9 L7 A10/AP VDD_2 D9 L7 A10/AP VDD_2 D9 L7 A10/AP VDD_2 D9
B7 B3 R7 A11 VDD_3 G7 R7 A11 VDD_3 G7 R7 A11 VDD_3 G7 R7 A11 VDD_3 G7
N7 A12/BC VDD_4 K2 N7 A12/BC VDD_4 K2 N7 A12/BC VDD_4 K2 N7 A12/BC VDD_4 K2
DQSU VSS_2 T3 A13 VDD_5 K8 T3 A13 VDD_5 K8 T3 A13 VDD_5 K8 T3 A13 VDD_5 K8
E1 VDD_6 N1 T7 A14 VDD_6 N1 VDD_6 N1 T7 A14 VDD_6 N1
M7 NC_5 VDD_7 R1 N9 M7 NC_5 VDD_7 R1 N9 M7 NC_5 VDD_7 N9 R1 M7 NC_5 VDD_7 R1 N9
VSS_3 M2 VDD_8 R9 M2 VDD_8 R9 M2 VDD_8 R9 M2 VDD_8 R9
E7 G8 N8 BA0 VDD_9 N8 BA0 VDD_9 N8 BA0 VDD_9 N8 BA0 VDD_9
M3 BA1 M3 BA1 M3 BA1 M3 BA1
DML VSS_4 BA2 A1 BA2 A1 BA2 A1 BA2 A1
D3 J2 J7 VDDQ_1 A8 J7 VDDQ_1 A8 J7 VDDQ_1 A8 J7 VDDQ_1 A8
K7 CK VDDQ_2 C1 K7 CK VDDQ_2 C1 K7 CK VDDQ_2 C1 K7 CK VDDQ_2 C1
DMU VSS_5 K9 CK VDDQ_3 C9 K9 CK VDDQ_3 C9 K9 CK VDDQ_3 C9 K9 CK VDDQ_3 C9
J8 CKE VDDQ_4 D2 CKE VDDQ_4 D2 CKE VDDQ_4 D2 CKE VDDQ_4 D2
L2 VDDQ_5 E9 L2 VDDQ_5 E9 L2 VDDQ_5 E9 L2 VDDQ_5 E9
VSS_6 K1 CS VDDQ_6 F1 K1 CS VDDQ_6 F1 K1 CS VDDQ_6 F1 K1 CS VDDQ_6 F1
J3 ODT RAS VDDQ_8 VDDQ_7 H2 J3 RAS ODT VDDQ_7 VDDQ_8 H2 J3 RAS ODT VDDQ_7 VDDQ_8 H2 J3 ODT RAS VDDQ_8 VDDQ_7 H2
E3 M1 K3 CAS VDDQ_9 H9 K3 CAS VDDQ_9 H9 K3 CAS VDDQ_9 H9 K3 CAS VDDQ_9 H9
DQL0 VSS_7 L3 WE L3 WE L3 WE L3 WE
NC_1 J1 NC_1 J1 NC_1 J1 NC_1 J1
F7 M9 T2 RESET NC_2 J9 T2 RESET NC_2 J9 T2 RESET NC_2 J9 T2 RESET NC_2 J9
NC_3 L1 NC_3 L1 NC_3 L1 NC_3 L1
DQL1 VSS_8 NC_4 L9 NC_4 L9 NC_4 L9 NC_4 L9
F2 P1 F3 G3 DQSL NC_6 T7 F3 G3 DQSL F3 G3 DQSL NC_6 T7 F3 G3 DQSL
DQSL DQSL DQSL DQSL
DQL2 VSS_9 C7 A9 C7 A9 C7 A9 C7 A9
F8 P9 B7 DQSU VSS_1 B3 B7 DQSU VSS_1 B3 B7 DQSU VSS_1 B3 B7 DQSU VSS_1 B3
DQSU VSS_2 E1 DQSU VSS_2 E1 DQSU VSS_2 E1 DQSU VSS_2 E1
DQL3 VSS_10 E7 VSS_3 G8 E7 VSS_3 G8 E7 VSS_3 G8 E7 VSS_3 G8
H3 T1 D3 DML VSS_4 J2 D3 DML VSS_4 J2 D3 DML VSS_4 J2 D3 DML VSS_4 J2
DMU VSS_5 J8 DMU VSS_5 J8 DMU VSS_5 J8 DMU VSS_5 J8
DQL4 VSS_11 E3 VSS_6 M1 E3 VSS_6 M1 E3 VSS_6 M1 E3 VSS_6 M1
H8 T9 F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9 F7 DQL0 VSS_7 M9
F2 DQL2 DQL1 VSS_8 VSS_9 P1 F2 DQL2 DQL1 VSS_8 VSS_9 P1 F2 DQL2 DQL1 VSS_8 VSS_9 P1 F2 DQL1 DQL2 VSS_9 VSS_8 P1
DQL5 VSS_12 F8 DQL3 VSS_10 P9 F8 DQL3 VSS_10 P9 F8 DQL3 VSS_10 P9 F8 DQL3 VSS_10 P9
H3 DQL4 VSS_11 T1 H3 DQL4 VSS_11 T1 H3 DQL4 VSS_11 T1 H3 DQL4 VSS_11 T1
G2 H8 DQL5 VSS_12 T9 H8 DQL5 VSS_12 T9 H8 DQL5 VSS_12 T9 H8 DQL5 VSS_12 T9
DQL6 G2 DQL6 G2 DQL6 G2 DQL6 G2 DQL6
H7 DQL7 H7 DQL7 H7 DQL7 H7 DQL7
H7 VSSQ_1 B1 VSSQ_1 B1 VSSQ_1 B1 VSSQ_1 B1
DQL7 D7 DQU0 VSSQ_2 B9 D7 DQU0 VSSQ_2 B9 D7 DQU0 VSSQ_2 B9 D7 DQU0 VSSQ_2 B9
C8 C3 DQU1 VSSQ_3 D8 D1 C8 C3 DQU1 VSSQ_3 D1 D8 C3 C8 DQU1 VSSQ_3 D8 D1 C3 C8 DQU1 VSSQ_3 D8 D1
B1 C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2 C2 DQU2 VSSQ_4 E2
A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8 A7 DQU3 VSSQ_5 E8
VSSQ_1 A2 DQU4 VSSQ_6 F9 A2 DQU4 VSSQ_6 F9 A2 DQU4 VSSQ_6 F9 A2 DQU4 VSSQ_6 F9
D7 B9 B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7 G1 B8 DQU5 VSSQ_7 G1
A3 DQU6 VSSQ_8 G9 A3 DQU6 VSSQ_8 G9 A3 DQU6 VSSQ_8 G9 A3 DQU6 VSSQ_8 G9
DQU0 VSSQ_2 DQU7 VSSQ_9 DQU7 VSSQ_9 DQU7 VSSQ_9 DQU7 VSSQ_9
C3 D1
DQU1 VSSQ_3
C8 D8
DQU2 VSSQ_4
C2 E2
DQU3 VSSQ_5
A7 E8
DQU4 VSSQ_6
A2 F9
DQU5 VSSQ_7
B8 G1
DQU6 VSSQ_8
A3 G9
DQU7 VSSQ_9
AVDD_DDR
DDR_VTT DDR_VTT
AR400 AR407
56 56
1/16W 1/16W
C424 0.1uF C453 0.1uF
M0_DDR_A14 M1_DDR_A14
M0_DDR_A8 M1_DDR_A8
M0_DDR_A11 M1_DDR_A11
C425 0.1uF C454 0.1uF
M0_DDR_A6 M1_DDR_A6
AR401 AR408
56 56
1/16W 1/16W
C426 0.1uF C455 0.1uF
M0_DDR_A1 M1_DDR_A1
M0_DDR_A4 M1_DDR_A4
M0_DDR_A12 M1_DDR_A12
C427 0.1uF C456 0.1uF
M0_DDR_BA1 M1_DDR_BA1
AR402 AR409
56 56
1/16W 1/16W
C428 0.1uF C457 0.1uF
M0_DDR_A13 M1_DDR_A13
M0_DDR_A9 M1_DDR_A9
C429 0.1uF C458 0.1uF
M0_DDR_A7 M1_DDR_A7
AR403 AR410
56 56
1/16W 1/16W
C430 0.1uF C459 0.1uF
M0_DDR_A2 M1_DDR_A2
M0_DDR_A5 M1_DDR_A5
M0_DDR_A3 M1_DDR_A3
C431 0.1uF C460 0.1uF
M0_DDR_A0 M1_DDR_A0
AR404 AR411
56 56
1/16W 1/16W
C432 0.1uF C461 0.1uF
M0_DDR_BA0 M1_DDR_BA0
M0_DDR_BA2 M1_DDR_BA2
M0_DDR_A15 M1_DDR_A15
C433 0.1uF C462 0.1uF
M0_DDR_A10 M1_DDR_A10
AR405 AR412
56 56
1/16W 1/16W
C434 0.1uF C463 0.1uF
M0_DDR_WEN M1_DDR_WEN
M1_DDR_CASN
M0_DDR_ODT M1_DDR_ODT
C435 0.1uF C464 0.1uF
M1_DDR_RASN
AR406 AR413
56 56
1/16W 1/16W
C436 0.1uF C465 0.1uF
M0_DDR_CKE M1_DDR_CKE
M0_D_CLKN M1_D_CLKN
C437 0.1uF C466 0.1uF
M0_D_CLK M1_D_CLK
AVDD_DDR
M0_DDR_CKE
AVDD_DDR
AVDD_DDR
M0_1_DDR_VREFDQ
M0_DDR_VREFDQ M0_DDR_RESET_N
1%
10K
R445
C479
C472
0.1uF
R412
0.1uF C483
C474 56 C477
1000pF
1000pF 0.01uF
50V 1%
50V
50V
R413
56
1%
M1_DDR_CKE
AVDD_DDR
AVDD_DDR AVDD_DDR
M1_1_DDR_VREFDQ
M1_DDR_VREFDQ
M1_DDR_RESET_N
C516 C518
0.1uF 0.1uF
C517 C519
1000pF R427
1000pF
50V 56
50V
1%
R428
56
1%
* DDR_VTT
AVDD_DDR +3.3V_NORMAL
IC402
AP2303MPTR-G1 [EP]
C544
VIN NC_3
1 8 10uF
10V
C421
10uF
GND NC_2
10V 2 7
DDR_VTT
R443
10K VREFEN VCNTL
3 6
1/16W
1%
VOUT NC_1
4 5
C414 C417 C535
10uF 10uF 10uF
10V 10V 10V
C543
0.1uF
16V
BSD-15Y-LM14A-004_00-HD
2014-12-30
LM14A
LM14A DDR 04
LGE Internal Use Only
M0_D_CLK
M0_D_CLKN
M1_D_CLK
C497
0.01uF
50V
M1_D_CLKN