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FC-PBGA Package Description
1
2
A
IRQ5
IRQ1
B
IRQ3
THERM
IRQ4
C
DP0
1
THERM
D
EE1
EE0
E
EE4
EE3
TDO
F
EED
PA31
TRST
G
TMS
PB30
PC31
H
PD31
J
PA29
PC30
PD30
PA28
PC29
K
PD29
PA27
PC28
L
PB28
PB27
PB26
M
PC26
PC25
PB25
N
PA25
P
PC24
PB24
PA24
R
PC22
PA22
SPARE
1
PB21
PA20
T
PB22
U
PA21
PD18
PB19
PB23
PC15
V
PD19
W
PA15
PA18
1
2
Note: Signal names in this figure are the default signals after reset, except for signals C2, C19, D1, D2, D18,
E1, F3, H13, H14, and W11 which show the second configuration signal name.
Figure 3-1. MSC8101 Flip Chip Plastic Ball Grid Array (FC-PBGA), Top View
3-2
3
4
5
6
7
D11
D1
D4
D7
D17
D10
D0
D3
D6
D16
D2
D5
D9
D15
IRQ2
IRQ6
D8
D14
2
EE2
VDDH
VDD
VDDH
D13
VDDH
IRQ7
EE5
VDD
GND
GND
TCK
VDDH
GND
D12
TDI
PB31
GND
GND
GND
VDD
GND
PA30
PB29
VDDH
GND
GND
VDD
GND
GND
PC27
PA26
VDDH
GND
PA16
GND
CLKIN
VDD
PC23
PD17
PA23
PB20
GND
GND
DLL_IN
VDDH
PB18
PA19
VDDH
VCC
PC14
PA17
PC13
SYN1
RST
GND
PD16
NMI
CONF
SYN1
NMI_
GND
HRESET
PC12
OUT
SYN
PO
VCC
SRESET
TEST
RESET
SYN
3
4
5
6
7
Top View
8
9
10
11
12
D32
D37
D22
D42
D27
D31
D36
D21
D41
D26
D30
D35
D40
D20
D25
D29
D34
D39
D19
D24
VDDH
VDDH
VDD
VDD
D28
GND
D18
D38
GND
GND
D33
GND
GND
D23
BADDR
PC6
TSIZ3
TT1
GND
PC4
GND
GND
GND
VDDH
VDD
VDD
VDDH
VDDH
CLK
PC7
PA6
AACK
PA12
OUT
PA8
SPARE
ARTRY
PA13
PA10
5
PA7
ABB
PA11
BG
PD7
INT
PC5
PA14
PA9
TSIZ2
_OUT
8
9
10
11
12
13
14
15
16
17
D46
D51
D62
D55
D60
D45
D50
PWE6
D54
D59
D61
D44
D49
D53
D58
PWE5
D43
D48
D52
D57
VDDH
D47
VDDH
PSDA
D56
10
PSD
GND
PWE7
GND
VDD
WE
PSD
TEA
GND
VDDH
VDDH
VAL
BADDR
BR
GND
VDD
31
30
PSDA
TA
GND
VDDH
VDDH
MUX
PWE1
GND
PWE2
GND
VDDH
CS1
CS6
GND
GND
VDD
A21
A26
CS5
GND
CS0
TT0
A1
A28
VDDH
VDDH
A23
GND
GND
GND
VDD
VDD
VDDH
A19
VDDH
A15
TS
A3
A16
VDDH
A12
A11
TBST
TT2
A4
A8
TT3
A9
TSIZ0
A2
A6
TT4
A0
A7
TSIZ1
A5
13
14
15
16
17
18
19
A
D63
BADDR
B
DBG
28
BADDR
C
DBB
29
D
BADDR
GBL
27
MOD
PSD
E
CK1
CAS
MOD
F
BCTL0
CK2
MOD
G
POE
CK3
H
ALE
PWE4
J
PGTA
PWE3
K
PWE0
CS2
BCTL1
L
CS3
M
CS4
CS7
N
A31
A30
P
A29
A27
R
A25
A24
A22
T
A20
U
A18
A17
V
A14
A13
W
A10
18
19
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