Motorola DSP56009 User Manual page 6

SECTION 2
2.1 SIGNAL GROUPINGS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2 POWER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.3 GROUND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.4 CLOCK AND PLL SIGNALS . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.5 EXTERNAL MEMORY INTERFACE (EMI) . . . . . . . . . . . . . . 2-7
2.6 INTERRUPT AND MODE CONTROL . . . . . . . . . . . . . . . . . 2-10
2.7 SERIAL HOST INTERFACE (SHI) . . . . . . . . . . . . . . . . . . . 2-14
2.8 SERIAL AUDIO INTERFACE (SAI). . . . . . . . . . . . . . . . . . . 2-18
2.8.1 SAI Receiver Section . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.8.2 SAI Transmitter Section . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
2.9 GENERAL PURPOSE I/O . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
2.10 ON-CHIP EMULATION (ONCE
SECTION 3
3.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.2 DSP56009 DATA AND PROGRAM MEMORY . . . . . . . . . . . 3-3
3.2.1 X Data ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.2.2 Y Data ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.2.3 Program ROM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.2.4 Bootstrap ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.2.5 Reserved Memory Spaces . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.3 DSP56009 DATA AND PROGRAM MEMORY MAPS . . . . . 3-5
3.3.1 Dynamic Switching of Memory Configurations . . . . . . . . . 3-8
3.3.2 Internal I/O Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . 3-9
3.4 OPERATING MODE REGISTER (OMR). . . . . . . . . . . . . . . 3-11
3.4.1 DSP Operating Mode (MC, MB, MA)-Bits 4, 1, and 0. . 3-11
3.4.2 Program RAM Enable A (PEA)-Bit 2 . . . . . . . . . . . . . . 3-11
3.4.3 Program RAM Enable B (PEB)-Bit 3 . . . . . . . . . . . . . . 3-12
3.4.4 Stop Delay (SD)-Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.5 OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.6 INTERRUPT PRIORITY REGISTER. . . . . . . . . . . . . . . . . . 3-14
3.7 PHASE LOCK LOOP (PLL) CONFIGURATION . . . . . . . . . 3-18
3.8 HARDWARE RESET OPERATION. . . . . . . . . . . . . . . . . . . 3-19
iv
SIGNAL DESCRIPTIONS . . . . . . . . . . . . . . . . . . . . 2-1
MEMORY, OPERATING MODES,
AND INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
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TM
) PORT. . . . . . . . . . . . . . 2-22
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