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(h) Resource conflict
FDIV
FR6,FR7
FMAC FR0,FR8,FR9
FMAC FR0,FR10,FR11
FMAC FR0,FR12,FR13
FIPR
FV8,FV0
FADD FR15,FR4
LDS.L @R15+,PR
STC
GBR,R2
FADD DR0,DR2
MAC.W @R1+,@R2+
MAC.W @R1+,@R2+
I
MAC.W @R1+,@R2+
FADD
DR4,DR6
Rev. 4.0, 04/00, page 166 of 850
#1
#2
1 cycle/issue
F1
I
D
F2
I
D
F1
I
D
:
F0
F1
I
D
D
I
1 stall cycle
EX
I
D
MA
D
SX
I
D
3 stall cycles
F1
I
D
F2
F1
d
d
D
I
EX
D
MA
S
f1
EX
D
MA
f1
f1
I
D
EX
1 stall
f1
cycle
D
I
3 stall cycles
Figure 8.3 Examples of Pipelined Execution (cont)
..................................................
#3
FS
F3
F2
FS
F1
F2
FS
F2
FS
F1
F2
FS
FS
SX
SX
NA
S
D
SX
NA
FS
FS
F2
F1
F2
FS
F1
d
F2
FS
F1
d
F2
F1
5 stall cycles
f1 stage can overlap preceding f1,
but F1 cannot overlap f1.
S
F2
FS
f1
FS
F2
MA
S
EX
MA
S
f1
f1
F2
FS
f1
F2
D
F1
2 stall cycles
d
#8
#9
#10
#11
F1 stage locked for 1 cycle
F1
I
D
1 stall cycle (F1 stage resource conflict)
S
FS
F2
FS
EX
MA
S
f1
D
EX
MA
S
f1
f1
F2
f1
FS
F2
FS
FS
F1
F2
F1
d
F2
FS
F1
d
F2
F1
d
#12
Latency
F2
FS
F1
F2
FS
FS
F2
FS
FS
F2
FS
F1
...
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